FPGA/ASIC designer/developer contract

[farmboy]

做为一个FPGA开发组的成员, 你必须有FPGA/ASIC 设计开发经验, 熟悉Verilog, 10/100M MAC,HDLC,GFP,TDM E1/T1, Reverse Multiplexiong等.你将主要负责设计, RTL Coding, Debug, FPGA layout等.
时间3个月左右, 不固定工作时间, 但要求有能力按时完成项目, 同时能很好地和项目组其他成员协调工作. 完成项目的费用: $7K.
如有兴趣,请联系：info@vuetop.com
谢谢!

 

[Python]

7k/3m =??????????
u'd better pay by hour. hiahiahia.